ReOrg Praktikum 2

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Versuchsvorbereitung

  1. Worin unterscheiden sich bei einer 3-Prozessnotation die VHDL-Realisierung eines Mealy- und eines Moore-Automaten?

    • Mealy:
      • f: Z x X -> Z
      • g: Z x X -> Y
    • Moore:
      • f: Z x X -> Z
      • g: Z -> Y
    • Unterscheiden sich also anhand der Ergebnisfunktion/procedure
  2. In Beispiel 1 wurden die Ergebnisfunktionen im Zustand des Automaten kodiert. Was sind dabei Vorteile, was evtl. Nachteile?

    • Vorteile:
      • keine weitere Berechnung zur Ausgabe nötig
      • direkte Ausgabe über einem "Stück Draht" (Medvedev)
    • Nachteile:
      • Zustände werden schnell kompliziert
  3. In Abschnitt 3 wurden eine VHDL-Bescheibung eines 2-Bit-Registers angegeben. Wie müssten diese Beschreibung abgewandelt werden, wenn das Register mit der fallenden Taktflanke getriggert werden soll und das Reset nur synchron (d.h. im Takt) erfolgen kann?

    library ieee;
    use ieee.std_logic_1164.all;
    use ieee.std_logic_unsigned.all;
    entity register_2bit is
        port
        (
            clk:     in  std_logic;
            reset:   in  std_logic;
            reg_en: in   std_logic;
            reg_in: in   std_logic_vector(1 downto 0);
            reg_out: out std_logic_vector(1 downto 0)
         );
    end register_2bit;
    architecture behave of register_2bit is
    begin
    P_reg: process(clk, reset)
            begin
                    if clk'event and clk = '0' then
                            if reset = '0' then
                                    reg_out <= "00";
                            elsif reg_en = '1' then
                                    reg_out <= reg_in;
                            end if;
                    end if;
            end process P_reg;
    end behave;
  4. Analysieren Sie das Vorgabefile single_step.vhd! Zeichnen Sie den Automatengraphen des darin enthalten Automaten auf! Notieren Sie an die Kanten die notwendigen Bedingungen für eine Zustandsübergang und die jeweilige Ausgabe des Automaten. Ziehen Sie zur Hilfe auch Abbildung 6 heran, und zeichnen Sie ein, wann sich der Automat in welchen Zustand befindet.

    • Eingabe: timeout, button
    • Ausgabe: step
    • button ist low-active (gedrückter Button ist also 0)
    SingleStep Graph
  5. Bringen Sie zum Praktikum schon so weit wie möglich ausgearbeitete VHDL Files bzgl. der folgenden Aufgaben mit, die mindestens schon die Schnittstellen und eine Grobstruktur der Architektur der geforderten Realisierungen enthalten soll.

    unter Aufgaben